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一、问题描述

构建一个具有 100 个输入in[99:0]的组合电路。

有 3 个输出：

out_and: output of a 100-input AND gate.
out_or: output of a 100-input OR gate.
out_xor: output of a 100-input XOR gate.

二、verilog源码

module top_module( input [99:0] in,output out_and,output out_or,outp