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最近胡乱翻翻一些大佬的博客文章，忽然看到了关于clock skew 的一篇文章，文章的链接贴在这里，供大家查阅。《Clock skew (qq.com)》。那么，这篇文章与今天的主题，由什么关系呢？

是因为，从中看到了关于时序违例的解读。UP主对保持时间和建立时间的解读，是从另一个角度，猜测作者应该是来自于IC设计方向。

看完这篇文章，联想到了自己在工作过程中，确实遇到尴尬场面：当时质疑设计同事，对后仿真中的时序违例问题的看法，持有不同的意见。今天，恰逢周五晚上，无聊写写，加强记忆，总归是有益的。

一 原文摘录

时钟偏差（有时称为时序偏差）是同步数字电路系统（如计算机系统）中的一种现象，其中由于门电路或更先进的半导体技术中导线信号传播延迟，源自同一源的时钟信号会在不同时间到达不同组件。任何两个时钟读数之间的瞬时差异被称为它们的偏差。

在使用边沿触发寄存器的电路中，当时钟边沿或时钟脉冲到达寄存器时，寄存器将寄存器输入转移