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前言

本文介绍FPGA的FIFO模型与应用。

一、FIFO模型

二、FIFO应用

1.ip核配置

1.1 Basic
(1)
FIFO Generator

(2)
Interface Type

3种接口：
Native：自己写verilog时用的接口
AXI Memory Maped：软核或者静态硬核用的接口
AXI Stream：AXI的流接口，传输流数据，高速数据的高速设备接口

(3)
FIFO_WRITE

full：FIFO满了的信号，不能再写了，即使写也写不进去
din[17:0]：要数据FIFO的数据
wr_en：类似于1个门，只有这个门打开了，数据才能写进FIFO

(4)
FIFO_READ