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重要提示：PULLUP属性已被弃用，应替换为PULLTYPE
财产。
PULLUP在三态输出或双向端口上应用弱逻辑高，以防止
它从漂浮。PULLUP属性保证逻辑高电平，以允许三态网络
以避免在不被驱动时漂浮。
输入缓冲器（如IBUF）、3态输出缓冲器（如OBUFT）和双向缓冲器
（例如，IOBUF）可以具有弱上拉电阻、弱下拉电阻或弱“保持器”
电路。通过将PULLTYPE属性添加到以下选项之一，可以调用此功能
连接到缓冲区的端口对象的以下值：
•拉起
•下拉
•管理员
注意：应用此属性后，RTL期间将不会显示PULLUP功能
仿真，可以在RTL仿真和实现的仿真之间产生功能差异
设计。此功能可以使用门级仿真网表或PULLUP进行验证
为了反映这一点，UNISIM可能会在设计中实例化，而不是使用此属性
RTL仿真中的行为。
有关更多信息，请参阅Vivado Design Suite 7系列FPGA和Zynq-7000 SoC
库指南（UG953）[参考25]或超大规模体系结构库指南（UG 974）
[参考文献26]。
架构支持
所有架构。
适用对象
•端口（get_Ports）：适用于任何顶级端口。
价值观
•TRUE | YES：使用上拉电路避免信号在未被驱动时浮动。
•FALSE | NO：不使用上拉电路（默认）
Syntax
Verilog Syntax
Place the Verilog attribute immediately before the module or instantiation. Specify as
follows:
(* PULLUP = " {YES|NO|TRUE|FALSE}" *)
VHDL Syntax
Declare the VHDL attribute as follows:
attribute pullup: string;
Specify the VHDL attribute as follows:
attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
XDC Syntax
set_property PULLUP {TRUE|FALSE} [get_ports port_name]
Where
• port_name is the name of an input, output, or inout port.
XDC Syntax Example
set_property PULLUP TRUE [get_ports wbWriteOut]